应用背景
当需要对某一行代码进行修改,但又想保留修改前的内容时,这时候需要做的工作:
1. 复制原来的代码到新的一行
2. 在新的一行执行替换操作
3. 把原来的行注释掉
vi命令行实现
:g/pattern1/ t. | s/pattern2/string/g | norm k0i//
1 module test
2 (
3 ReqAValid
4 );
5
6 input ReqAValid;
7
8 assign c_signalA = ReqAValid & i_signalA;
9
10 endmodule
例如,上面是verilog描述语言的一段代码,现在想要把所有ReqAValid替换为ReqBValid,但想保留修改前的代码,并将其注释掉,这个时候可以使用如下命令:
:g/ReqAValid/ t. | s/A/B/g | norm k0i//
执行后的效果如下:
1 module test
2 (
3 // ReqAValid
4 ReqBValid
5 );
6
7 //input ReqAValid;
8 input ReqBValid;
9
10 //assign c_signalA = ReqAValid & i_signalA;
11 assign c_signalB = ReqBValid & i_signalB;
12
13 endmodule
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