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FPGA笔记 4 时序逻辑和组合逻辑

FPGA笔记 4 时序逻辑和组合逻辑

作者: 土DOU吹雪 | 来源:发表于2019-10-29 16:08 被阅读0次

1.组合逻辑:任意时刻输出仅取决于输入。

Verilog 表示:

A.always + 敏感列表为电平 + 阻塞赋值


B.assign + 阻塞赋值


2.时序逻辑:任意时刻的输出不仅取决于该时刻的输入,而且还和电路原来的状态有关。

A.触发器 + 敏感列表为上升/下降沿 + 非阻塞赋值


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