由于动态功耗与电压的平方成比例，降低片上的Vdd有助于显著降低功耗。不幸的是，降低电压也增加了设计中的门的延迟。考虑图2-3中的例子。在这里，高速缓存RAM在最高电压下运行，因为它们处于关键的时间路径上。CPU的性能决定了系统的性能，因此CPU需要在高电压下运行。但是它可以在比缓存略低的电压下运行，并且仍然具有由缓存速度决定的CPU子系统的总体性能。芯片的其余部分可以在较低的电压下运行仍然不会影响整个系统的性能。通常，芯片的其余部分运行的频率也比CPU低得多。
因此，系统的每个主要模块都在符合系统时序的最低电压下运行。这种方法可以显著节省功耗。
在不同的Vdd电源上混合运行增加了设计的复杂性——我们不仅需要添加IO引脚来供应不同的电源轨道，而且我们还需要一个更复杂的电网和在模块之间运行的信号电平转换器。这些问题将在后面进行更详细的描述。
多阈值逻辑
随着最小尺寸缩小到130nm，90nm，甚至更低，使用具有多个阈值的工艺库已经成为减少泄漏电流的常用方法。图2-4显示了90nm工艺下的延迟和泄漏之间的关系。图2-5显示了多阈值库泄漏与延迟的一些代表性曲线。如前所述，亚阈值泄漏与阈值延迟呈指数关系。现在许多库提供了两到三个版本的单元:低阈值、标准阈值和高阈值。实现工具可以利用这些库来同时优化时序和功耗。
现在在综合过程中使用两种阈值电压的器件是相当普遍的。这种方法的目标是在满足时序要求的前提下，尽可能降低低阈值电压器件，减小泄露电流。这通常包括针对主要库的初始综合，然后是针对一个(或多个)具有不同阈值的额外库进行泄漏电流优化。
通常在优化功耗之前必须满足最小性能。在实践中，这通常意味着综合过程中先采用性能更好的单元，然后在非关键路径上替换成较高阈值的单元，降低泄漏电流。
在某些场景下，如果优化泄漏电流比实现最低性能更重要，那么这个过程可以反过来进行：我们可以首先以低泄漏库为目标，然后在速度关键区域交换更高性能、高泄漏的单元。
标准低功耗技术的影响总结
表简要总结了本章所述技术的成本效益。
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