根据带FIFO的OV7670摄像头模块的时序要求。我们将整个工程分为几个部分：
第一，摄像头的配置部分。这一部分主要涉及到对摄像头内部寄存器的配置,比较适合在MCU上进行实现，同时目前有c的源码，因此计划这部分在NIOS中完成，也就是在NIOS中通过SCCB接口完成对寄存器的配置。
第二，FIFO读写操作部分。这一部分的工程框架如下图所示：
整个FPGA硬件工程分为四个部分：
- PLL模块，产生RAM读写及控制时钟，摄像头模块时序时钟，FIFO采集数据时钟等。
- acq模块，FPGA与OV7670的FIFO时序交互模块，主要处理时序及读写FIFO信号的操作。
- ram_control模块，主要控制FPGA片上RAM存储的各信号的时序。
- ram模块，存储摄像头采集并通过FIFO发送过来的RGB565格式的数据。
第三，该子工程测试部分。需要测试该模块的功能，因此在FPGA中加入UART模块，通过TTL转USB，将数据通过matlab采集到，并将数据做分析，还原成图片信息。加入测试UART传输模块的系统框图如图所示：
目前还有一些问题没有考虑清楚：
- OV7670的配置的具体过程；
- OV7670的摄像头帧生成频率与FIFO的读写之间的约束；
- OC7670的FIFO的存储量大小；
2018.1.6 晚
网友评论