STM32 SDRAM PCB Layout

STM32 SDRAM 布线概要

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层叠

1.当设计一个外置SDRAM的板子时，层叠是非常重要的，2层板是不适合新手的，如果你在乎EMI性能的话。
2.当STM32和SDRAM都是非BGA封装时，如果你有比较充足的经验，可以使用4层板
3.如果STM32和SDDRAM都是BGA的话，6层板是最低要求，在保证电源和信号完整性的前提下能正常扇出和布线。

STM32引脚的规划

面对现实吧，大部分BGA STM32芯片有着非常糟糕的接口引脚分布，大部分引脚都散落在各处，需要以合适的走连接到JEDEC兼容的SDRAM引脚上，这让STM32 SDRAM PCB 在四层板上设计变得尤为困难，必须使用6层板才能得到一个良好的PCB设计。

stm32-sdram-pcb-design-bga-interface-connections.png

大多数MCU的最大工作频率为180 MHz。 FSMC或外部存储器控制器的最大时钟速率为其一半，即90 MHz。
某些系列，例如STM32H7是高性能MCU，主频高达400MHz左右，即SDRAM的时钟频率为200MHz左右。

以下规则是你在设计STM32 SDRAM时需要牢记的

200MHZ的方波包含高达1GHz的高频分量。应当遵守所有的高频电路设计原则，No hard bends, No stubs, 走线下方需要保证有完整的地平面。

Traces的阻抗非常重要，根据IS42S16400J的数据手册指示，它可以兼容STM32，使用50ohm的负载阻抗即能满足所有的IO特性。在所有的走线上实现50ohm的特征阻抗匹配能有效的避免信号反射。保持Traces的宽度一致不是绝对必要的，但对保持所有SDRAM信号线的均匀阻抗是非常必要的。

走线间距应当保持至少12mil。建议为25mil。尽量避免平行弯曲以减少串扰。

所有的信号都在时钟上升沿时读取，所以所有的信号线必须参照时钟做等长处理。所有的信号应在时钟线长度的+/-400mil的范围内。如果时钟线有多条走线，那么各走线之间的长度误差不能超过+/- 20mil，防止时钟偏移。

查阅数据手册，找出最大允许的信号线偏移。0.15mm的长度不匹配能造成大约1ps的偏移。STM32 SDRAM的PCB设计中最大能接受50ps的偏移。但是越低的偏移越好。

不要在等长，布局的边缘疯狂试探。虽然它可能能正常的工作一段时间，但是随着温度的变化，SDRAM可能会出现数据错误。因为偏移和传输时间是随温度的变化而变化的。