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在XilinxFPGA中，时钟网络分为两类：全局时钟网络和I/O区域时钟网络。（这两种时钟在SERDES时都有用到，下文详述）
常用时钟详述
IBUFG：即输入全局缓冲，是与专用全局时钟输入管脚相连接的首级全局缓冲。所有从全局时钟管脚输入的信号必须经过IBUFG，否则在布局布线时会报错。
IBUFGDS：是IBUFG的差分形式。
BUFG：是全局缓冲，它的输入是IBUFG的输出，BUFG的输出到达FPGA内部的IOB、CLB、选择性块RAM的时钟延迟和抖动最小。
通常用法是：
输出为全局时钟，全局时钟可以被多个模块使用，作为上升沿下降沿的触发等等，是十分通用的时钟。（相对的IO时钟就不行）
OSERDES2
OSERDES2常用的信号由下列结构给出。其中IOCLK0，IOCLK1为IO时钟，GCLK为全局时钟。值得一提的是OSERDES2最多支持8bit并行信号的处理。具体操作详见FPGA手册。
（tips:ISE中会存在顶层模块防止成功但是分模块布线不成功的情况，一定不要觉得底层模块不成功顶层就不会成功）
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