AXI-Lite信号    

图中的单头箭头表示：其指向的信号可以在箭头起始信号置起之前或之后置起（无依赖）

图中的双头箭头表示：其指向的信号必须在箭头起始信号置起之后置起（指向信号依赖起始信号）

读顺序：先传输完毕读地址后（arvalid+arready），slave再给出读数据（rvalid）。slave也不能未卜先知。。。。

读通道顺序（单箭头：无依赖；双箭头：有依赖）

写顺序：写地址和写数据同时传输，然后才能给出bvalid。

写通道顺序（单箭头：无依赖；双箭头：有依赖） Zynq的AXI-Lite读时序 axi-lite读取用户端FIFO的代码范例（rden用slv_reg_rden和axi_addr生成），empty和dout给到reg_data_out上

收到读地址后，再给出读数据的RVALID。

全是时序逻辑：ARVALID->arready+axi_araddr->rvalid+ardata；

rresp始终是0.

Zynq的AXI-Lite写时序 axi-lite写用户FIFO代码，和输出普通信号的代码

写地址和写数据的valid同时有效时（上图写数据要比写地址早），给出写地址和写数据的ready，下一个周期给写响应的bvalid。

AWVALID+WVALID -> awready+wready + axi_awaddr->axi_bvalid+wdata

串口卡bresp始终是0.

PCI总线时序

创建axi_lite接口的模板

Tools>Create and Package New IP... 创建新的AXI4外设 选择AXI Lite接口，Slave，和寄存器的个数

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参考

[1].深入 AXI4总线 （六）：制作一个 AXI 接口 IP

[2].AXI_Lite 总线详解