【作者】:0105_张鑫宇;0116_马晓英;
3.2.1使用元件简介
![](https://img.haomeiwen.com/i4650440/14d538f250fceb38.png)
74LS74 边沿D触发器,每个器件中包含两个相同的、相互独立的边沿D触发电路模块
![](https://img.haomeiwen.com/i4650440/b5ff70db53b098ce.png)
74LS04.DM 非门,控制LOAD端电平的高低
![](https://img.haomeiwen.com/i4650440/2868063df48ea66e.png)
74LS08 与门
![](https://img.haomeiwen.com/i4650440/f9bc15ad9a2d9d29.png)
LOGICSTATE 调试工具
![](https://img.haomeiwen.com/i4650440/ae588cc0a758e9ec.png)
74LS32 或门
![](https://img.haomeiwen.com/i4650440/93ce5977aa5c18d6.png)
DCLOCK 时钟脉冲
3.2.2仿真电路图
![](https://img.haomeiwen.com/i4650440/7236159f11382c58.png)
3.2.3 仿真电路结果分析
![](https://img.haomeiwen.com/i4650440/d4fde0a5387e3207.png)
![](https://img.haomeiwen.com/i4650440/b1b542fd44f17b40.png)
如果L端为高电位,则左边与门被阻塞而右边与门可让X0通过,这样Q0的既存数据不再受到自锁,而X0可以到达D0端。只要CLK的正前沿一到达,X0及被送达Q0,这时就叫做装入(LOAD)。一旦装入以后,L端又降至低电平,则利用左边的与门,X0就能自锁而稳定的存在Q0中。
总之,高电平时使数据装入,低电平时数据自锁其中。
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