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verilog两种头模块头申明方式

verilog两种头模块头申明方式

作者: kiang_8211 | 来源:发表于2018-06-24 23:06 被阅读0次

说明

verilog有两种模块头申明方式,分别是verilog-1995方式和verilog2001方式。

verilog-1995方式

该方式一个端口最多会出现3次,例子如下

module RFSP_model (
                  Q  ,
                  CLK ,
                  CEN ,
                  WEN ,
                  A  ,
                  D 
);
output [32-1:0]    Q;
input                CLK;
input                CEN;
input                WEN;
input   [32-1:0] A;
input   [32-1:0]  D;
reg  [32-1:0]      Q;
...
endmodule

verilog-2001方式

该方式端口只要申明一次,例子如下

module RFSP_model (
output reg [32-1:0] Q,
input                CLK,
input                CEN,
input                WEN,
input   [32-1:0]  A,
input   [32-1:0]  D
                  );
...
endmodule

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