1、PT的功能简介

作为专门的静态时序分析工具，PrimeTime可以为一个设计提供以下的时序分析和设计检查

PT检查内容

2、PT运行脚本

1、设置设计环境

在可以进行时序分析之前，首先要进行一些必要的设置和准备工作。具体来说包括了：

1、设置查找路径和链接路径

2、读入设计和库文件

3、链接顶层设计

4、对必要的操作条件进行设置，这里包括了线上负载的模型、端口负载、驱动、以及转换时间等

5、设置基本的时序约束并进行检查

2、指定时序约束(timing assertions/constraints)

包括定义时钟周期、波形、不确定度(uncertainty)、潜伏性(latency)，以及

指明输入输出端口的延时等。

3、设置时序例外(timing exceptions)

这里包括了：

1、设置多循环路径（multicycle paths）

2、设置虚假路径（false paths）

3、定义最大最小延时、路径的分段(path segmentation)以及无效的arcs

4、进行时序分析：

在作好以上准备工作的基础上，可以对电路进行静态时序分析，生成constraint reports和path timing reports。

实例1：

search_path "."  // 设置搜索路径

set link_path "* pt_lib.db  STACK_lib.db  Y_lib.db" //设置连接路径（尽可能的把foundry提供的所有db文件都加进来）

read_verilog  test_top.v  //读入设计（这是从encounter PR之后导出的.v文件读入）

link_design  test //链接设计 （test为项目top名）

read_sdc  test.sdc //读入sdc时序约束文件，可从DC的sdc文件转换过来

check_timing 

report_timing

保存运行命令 生成的脚本包含信息