华为2019数字电路设计校招笔试题

1.单选

• 已知“a=1'b1;b=3'b001;”那么{a,b}=()?（D）
  【A】3'b001
  【B】3'b101
  【C】4'b0011
  【D】4'b1001

• 描述组合逻辑时，当if语句不需要有else分支时，不写else分支，可以节省面积（B）
  【A】正确
  【B】错误

• reg [255:0] mem [31:0];该声明定义了一个位宽为32bits，深度为256的memory（B）
  【A】正确
  【B】错误

• 现有表达式expr=cond_expr?expr1:expr2，如果cond_expr为X或者Z，expr1=1001;expr2=1010，则expr应为（A）
  【A】1010
  【B】10XX
  【C】1001
  【D】101X

• 同步时序电路的状态只在统一的时钟脉冲控制下才同时变化一次，如果时钟脉冲没有到来，即使输入信号发生变化，电路的状态仍不改变（A）
  【A】正确
  【B】错误

• 如下一个分频电路，触发器DIV_FF的建立时间为2ns，保持时间为2ns，逻辑延时为6ns，反相器INV_1、INV_2的逻辑延时为2ns，连线延时为0。那么该电路正常工作的最高频率为多少？（100MHz）

  
  求解电路最高工作频率.jpg

• 循环表达式的循环次数必须为常数（B）
  【A】正确
  【B】错误

• 下面哪种异步处理的方法完全正确 （C）
  【A】在对数据总线进行异步处理前转化成Gray Code，然后打拍处理，同步后再转换成原码
  【B】在模块A，有两个控制信号通过正确的同步方法把两个信号进行同步到B时钟域，但是在B时钟域，对这两个同步过来的信号进行了逻辑运算，得到另外一个信号
  【C】实现异步FIFO时，在地址穿越时钟域前转化成Gray Code
  【D】单比特信号在跨越时钟域前不需要寄存器输出

• 下列降功耗措施哪个可以降低峰值功耗（A）
  【A】大幅度提高HVT比例
  【B】Memory shut down
  【C】Power gating
  【D】静态模块级Clock gating

• 如下Modelsim命令在Testbench中的执行顺序正确的是（C）
  【A】vlib、vmap、vsim、vlog
  【B】vlog、vlib、vmap、vsim
  【C】vlib、vmap、vlog、vsim
  【D】vlib、vlog、vmap、vsim

• 在同步电路设计中，电路的时序模型如下：T1为触发器的时钟端到数据输出端的延时，T2和T4为连线延时，T3为组合逻辑延时，T5为时钟网络延时，T3为组合逻辑延时，T5为时钟网络延迟。假设时钟clk的周期为Tcycle、Tsetup分别为触发器的setup time和hold time。那么，为了保证数据正确采样（该路径为非multi-cycle路径），下面等式是否正确？（A）
  【A】正确
  【B】错误
  

  

• 相较于模拟通信系统，以下不属于数字通信系统优势的是（D）
  【A】易于加密，保密性好
  【B】设备易于集成，易微型化
  【C】传输差错可控
  【D】传输带宽小

• 假设输入信号X位宽为10bit，InputA位宽为5bit，InputB位宽为14bit，实现Y=X*InputA+InputB功能，并要求不损失精度，那么输出信号Y位宽应不小于（A）
  【A】16bit
  【B】29bit
  【C】15bit
  【D】24bit

• 下图是长除法CRC4电路，请选择对应的多项式（A）
  【A】G(x)=x3+x+1
  【B】G(x)=x3+x2+1
  【C】G(x)=x4+x+1
  【D】G(x)=x4+x3+1

  
  CRC算法.jpg

• 亚稳态状态是必须避免的，亚稳态现象可以导致如下后果（A）
  【A】降低系统可靠性
  【B】其它都是
  【C】功耗损失
  【D】引起芯片失败

• 如下图，对时钟到输出时间分析正确的是（A）
  【A】tCO=Data_Delay-Clock_Delay+Micro_Tco
  【B】tCO=Clock_Delay-Data_Delay+Micro_Tco
  【C】tCO=Data_Delay+Clock_Delay+Micro_Tco
  【D】tCO=Data_Delay+Clock_Delay-Micro_Tco

  
  电路时序分析.jpg

• 一下说法错误的是（D）
  【A】异步时序电路的状态变化不是同时发生的，它没有统一的信号脉冲，输入信号的变化就能引起状态的变化
  【B】Moore型电路的输出仅与电路的现态有关
  【C】同步时序电路的状态只在统一的信号脉冲控制下才同时变化一次，如果信号脉冲没有到来，即使输入信号发生变化，电路的状态仍不改变
  【D】Mealy型电路的输出仅是输入变量的函数

• 编写Verilog HDL程序时，变量的定义不可以与关键词冲突（A）
  【A】正确
  【B】错误

• 为了保证验证过程的效率，需要想到什么马上就验证什么（B）
  【A】正确
  【B】错误

• 一下描述错误的是（D）
  【A】触发器按结构形式分为：基本RS触发器、时钟RS触发器、主从结构触发器、边沿触发器等
  【B】触发器按功能分有：RS触发器、JK触发器、D触发器、T触发器等
  【C】触发器是能够记忆一位二值信号的基本逻辑单元，是构成各种数字系统的基本逻辑单元
  【D】触发器都有保持和反转功能

• 异步FIFO读写地址编码常采用独热码，以便于读写地址跨异步时钟域处理（B）
  【A】正确
  【B】错误

• 两个同源时钟之间可能是同步时钟，也可能是异步时钟（A）
  【A】正确
  【B】错误

• 形式验证技术需要外界提供测试向量和时钟激励（B）
  【A】正确
  【B】错误

• 下列跨时钟域设计存在问题的是（A）
  【A】FIFO设计地址跨时钟域，可以通过格雷码转换+打2拍方式
  【B】希望得到C=A&B，A、B在clkx域，C在clky时钟域，则单独用clky对A和B分别打2拍产生Adly2和Bdly2，然后再让C=Adly2&Bdly2
  【C】单bit数据跨时钟域，在目的时钟域打3拍后使用，打拍过程中不带组合逻辑
  【D】一组数据线跨时钟域，如果数据有足够的持续不变时间，可以通过握手机制实现同步化

• 异步时钟数据采样的方法错误的是（B）
  【A】使用FIFO隔离进行多bit采样
  【B】高频时钟直接采样低频时钟的多bit数据
  【C】单bit高频时钟脉冲展宽后给低频时钟进行采样
  【D】握手信号后再采样

• （1）（2）所描述的电路功能是否相同？哪种描述综合结果面积较小？（C）
  【A】相同，（2）面积小
  【B】不同，没法比较面积
  【C】相同，（1）面积小
  【D】相同，面积与信号a、b的位宽有关

  //(1)
  if(select == 1'b1)
      sum <= a+b;
  else
      sum <= c+d;
  
  //(2)
  if(select == 1'b1) begin
      temp1 <= a;
      temp2 <= b;
  end
  else begin
      temp1 <= c;
      temp2 <= d;
  end
  assign sum = temp1 + temp2;
  

• 表示任意两位无符号十进制数需要（A）位二进制数
  【A】7
  【B】8
  【C】6
  【D】5

• 随机测试不具有目标性，我们在验证中不应该使用随机测试，应该全部采用直接测试激励（B）
  【A】正确
  【B】错误

• 下面两段代码中in、q1、q2和q3的初值分别为0、1、2、3，那么经历1个时钟周期后，左侧q3的值和右侧q3的值分别变成了（D）
  【A】0，0
  【B】0，3
  【C】2，0
  【D】0，2

  always @(posedge clk) begin
      q1 = in;
      q2 = q1;
      q3 = q2;
  end
  
  always @(posedge clk) begin
      q1 <= in;
      q2 <= q1;
      q3 <= q2;
  end
  

• 十六路数据选择器的地址输入端至少需要几根线（B）
  【A】2
  【B】4
  【C】16
  【D】8

• 乒乓buffr可以提高系统的数据吞吐量，提高系统的处理并行度（A）
  【A】正确
  【B】错误

• 组合逻辑电路的逻辑冒险现象是由于（D）引起的
  【A】电路有多个输出
  【B】逻辑门类型不同
  【C】电路未达到最简
  【D】电路中存在延时

• 下面不属于时钟基本要素的是（A）
  【A】clock tree
  【B】skew
  【C】clock period
  【D】duty cycle（占空比）

• 从后端设计考虑，在必须使用门控时钟的时候，需要遵循一个原则：门控时钟的输出只能跟着时钟信号进行跳变，而不能跟着控制信号进行跳变，也就是说对于用NAND Gate或者AND Gate实现的门控时钟，控制信号只能在时钟的低电平处进行跳变；对于用OR Gate或者NOR Gate实现的门控时钟，控制信号只能在时钟的高电平处跳变（A）
  【A】正确
  【B】错误

• 假设一个3bit计数器（计数范围0~6）工作在36MHz时钟域下，要把此计数器的值传递到另一异步100MHz时钟域，以下方式不正确的是（C）
  【A】锁存+握手信号
  【B】使用DMUX电路
  【C】使用格雷码
  【D】使用异步FIFO

• 下面有关SRAM和DRAM的叙述，正确的有（D）
  【A】DRAM比SRAM速度快
  【B】DRAM不要刷新，SRAM需要刷新
  【C】DRAM比SRAM成本高
  【D】DRAM存储单元的结构比SRAM简单

• 以下触发器不是按功能分类的是（B）
  【A】JK触发器
  【B】边沿触发器
  【C】RS触发器
  【D】D触发器

• 时钟的占空比指的是（D）
  【A】时钟的变化范围
  【B】低脉冲的持续时间与脉冲总周期的比值
  【C】时钟的变化速度
  【D】高脉冲的持续时间与脉冲总周期的比值

• 在异步FIFO设计中，满信号由读时钟产生，空信号由写时钟产生（B）
  【A】正确
  【B】错误

2.不定项选择

• 关于状态机编码，如下描述中正确的是（ACD）
  【A】状态编码用parameter定义
  【B】状态机必须有default态
  【C】用组合逻辑和时序逻辑分离的风格描述FSM
  【D】用case语句描述状态的转移

• 业界常用的验证方法学有（BD）
  【A】SystemC
  【B】UVM
  【C】SystemVerilog
  【D】VMM

• 逻辑电路的动态功耗一般跟一下因素相关（ABCD）
  【A】电压
  【B】频率
  【C】工艺
  【D】工作温度

• 下列哪些项是异步处理需要考虑的因素（AC）
  【A】异步信号的电平或脉冲特性
  【B】异步信号是不是总线
  【C】两个异步时钟时间的频率关系
  【D】异步信号是不是寄存器输出

• 下列不属于分解测试点时的关注点的是（BC）
  【A】性能
  【B】无充分理由的揣测
  【C】偶然的设计失误
  【D】可测性
  【E】功能