Makefile

什么是makefile？或许很多Winodws的程序员都不知道这个东西，因为那些Windows的IDE都为你做了这个工作。特别在Unix下的软件编译，你就不能不自己写makefile了，会不会写makefile，从一个侧面说明了一个人是否具备完成大型工程的能力。

因为，makefile关系到了整个工程的编译规则。一个工程中的源文件不计数，其按类型、功能、模块分别放在若干个目录中，makefile定义了一系列的规则来指定，哪些文件需要先编译，哪些文件需要后编译，哪些文件需要重新编译，甚至于进行更复杂的功能操作，因为makefile就像一个Shell脚本一样，其中也可以执行操作系统的命令。

makefile带来的好处就是——“自动化编译”，一旦写好，只需要一个make命令，整个工程完全自动编译，极大的提高了软件开发的效率。

make是一个命令工具，是一个解释makefile中指令的命令工具，一般来说，大多数的IDE都有这个命令，比如：Delphi的make，Visual C++的nmake，Linux下GNU的make。可见，makefile都成为了一种在工程方面的编译方法。

在这篇文档中，将以C/C++的源码作为我们基础，所以必然涉及一些关于C/C++的编译的知识，相关于这方面的内容，还请各位查看相关的编译器的文档。这里所默认的编译器是UNIX下的GCC和CC。

0.1 关于程序的编译和链接
在此，我想多说关于程序编译的一些规范和方法，一般来说，无论是C、C++、还是pas，首先要把源文件编译成中间代码文件，在Windows下也就是 .obj 文件，UNIX下是 .o 文件，即 Object File，这个动作叫做编译（compile）。然后再把大量的Object File合成执行文件，这个动作叫作链接（link）。 编译时，编译器需要的是语法的正确，函数与变量的声明的正确。对于后者，通常是你需要告诉编译器头文件的所在位置（头文件中应该只是声明，而定义应该放在C/C++文件中），只要所有的语法正确，编译器就可以编译出中间目标文件。一般来说，每个源文件都应该对应于一个中间目标文件（O文件或是OBJ文件）。 链接时，主要是链接函数和全局变量，所以，我们可以使用这些中间目标文件（O文件或是OBJ文件）来链接我们的应用程序。链接器并不管函数所在的源文件，只管函数的中间目标文件（Object File），在大多数时候，由于源文件太多，编译生成的中间目标文件太多，而在链接时需要明显地指出中间目标文件名，这对于编译很不方便，所以，我们要给中间目标文件打个包，在Windows下这种包叫“库文件”（Library File)，也就是 .lib 文件，在UNIX下，是Archive File，也就是 .a 文件。
总结一下，源文件首先会生成中间目标文件，再由中间目标文件生成执行文件。在编译时，编译器只检测程序语法，和函数、变量是否被声明。如果函数未被声明，编译器会给出一个警告，但可以生成Object File。而在链接程序时，链接器会在所有的Object File中找寻函数的实现，如果找不到，那到就会报链接错误码（Linker Error），在VC下，这种错误一般是：Link 2001错误，意思说是说，链接器未能找到函数的实现。你需要指定函数的ObjectFile.

好，言归正传，GNU的make有许多的内容，闲言少叙，还是让我们开始吧。

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17/01/16
写了两个程序，分别为a.c，b.c，不用makefile怎么编译？
先看一个怎么编译吧

#include <stdio.h>
#include <stdlib.h>
int main(){
printf("Hello");
return 0;
}

x@ubuntu:~/Desktop/make$ gcc -o h main.c
x@ubuntu:~/Desktop/make$ ./h

再看两个

extern void p(char *);
int main(){
    p("Hello Wordl!");
    return 0;
}
#include <stdio.h>
void p(char *str){
    printf("%s\n",str);
}

可见多个程序一起编译，先后顺序没有关系
makefile中用的语法是
gcc a.c b.c -o h3 worked.不用makefile直接跑也能成功。看来有多种等价语法

x@ubuntu:~/Desktop/make$ gcc -o h1 a.c b.c
x@ubuntu:~/Desktop/make$ gcc -o h2 b.c a.c
x@ubuntu:~/Desktop/make$ gcc a.c b.c -o h3

下面在miakefile中试试

hello: a.c b.c
    gcc a.c b.c -o hello

makefile的功能就是代替gcc等命令

发挥makefile的优势，自动编译直到可执行文件

hello: a.o b.o
    gcc a.o b.o -o hello
a.o: a.c
    gcc -c a.c
b.o: b.c
    gcc -c b.c

自动化

只重新编译更改后的文件

只重新编译更改后的文件

进一步改造makefile，使用宏变量
-宏变量相当于快捷键。

EXE=hello
OBJS=a.o b.o
CC=gcc
$(EXE): $(OBJS)
    $(CC) $(OBJS) -o $(EXE)
a.o: a.c
    $(CC) -c a.c
b.o: b.c
    $(CC) -c b.c
clean:
    rm -rf *.o $(EXE)

这个makefile是成功的。
但是加上$(CFLAGS)是失败的。不知道$(CFLAGS)代表什么意思。
使用Makefile 内部宏变量,可使Makefile 进一步简化

EXE=hello
OBJS=a.o b.o
CC=gcc
$(EXE): $(OBJS)
    $(CC) $^ -o $@
a.o: a.c
    $(CC) -c $<
b.o: b.c
    $(CC) -c $<
clean:
    rm -rf *.o $(EXE)

由于a.c b.c 都没有变，所以只进行了链接操作，makefile的自动化工作还是成功的

使用Makefile 的隐含规则,迚一步简化Makefile:

EXE=hello
OBJS=a.o b.o
CC=gcc
$(EXE): $(OBJS)
    $(CC) $^ -o $@
.c .o:
    $(CC) -c $<
clean:
    rm -rf *.o $(EXE)

所有文件从.c到.o的过程一样，所以进一步省略，高度简化