20190615
戒盈祈福，与尔同死。
前天看到一个Verilog刷题网站，里面从难到易，总共180题，想想这样既可以练英文，又可以复习数字电路，还可以熟悉Verilog，岂不是一举多得，便夸下海口要在这几天刷光它！
但代码这东西不是思路对就能搞定的，更不用说自己对Verilog这种硬件语言的思路不熟练，所以刷题进度很慢，而越慢自己越不服，越想快，所以从上午拖到中午，中午拖到下午，本来要看模拟电路和半导体物理的，但始终放不下Verilog，着了魔一样: 如果编译成功一题，爽了一把，还想继续；如果连续成功，觉得没挑战性，希望快点刷到难题，还是想继续；如果碰到一题出错，觉得来劲了，停不下来；如果一直出错，“我就不信了”，更加停不下来！感觉整个过程我就像失控的赌徒，不管什么情况都停不下来！最后被一个问题吊死，其他事情什么都没做！
其实这种心态很没道理，如果觉得自己还有很多没掌握，应该带着谦虚的心去一个个问题弄懂，而不是带着征服的心去虐题，这样的结果是不但坏了心态，而且一无所获！如果带着征服的心态，说明自己有把握全掌握了，那也没必要刷题了，我的做法完全是自相矛盾的，就为了图一时爽，然后火葬场！
之所以有这种心态，是自己心急，看到Verilog的一些简单案例，觉得太简单，不愿意花时间，而希望把时间花在难题上。不过我应该清楚，我的问题不在逻辑上，逻辑上的训练早就在数学物理的基础课上打下了，我的问题是对Verilog软件如果布局硬件的理解，它的本质框架是什么，好让自己能抓住本质，然后更自由地让fpga按自己的方式运行。这是一个思考，实践，思考，实践的动态反馈过程，而不是像野兽只图一时爽的粗暴过程！
“控制自己的欲望”，明确自己究竟想要什么，勾引你的是幻像，打击你的也是幻像，既要沉进去，也要跳出来。
明天是父亲节，对父亲的怀念只能是抬头望望天，不愿与他人说。老爸，您可安好~
网友评论