高速布线时的注意点：
1. 如图1，左图为修改前，右图为修改后。左图中，芯片引出的线是斜的，弧线的线长不够，会影响信号，需加长弧线段的长度。
图1
2. 调整阻抗：信号线下方会全面铺铜，当信号线之间有电容等器件相连，会增加信号线容性。为减小容性，可对器件下方的铺铜作挖腔处理，A1、A2边需与电容相切，B1、B2边可根据后仿适当对称平移。挖腔一层不够，可挖两层。如图2。
图2
3. HFSS后数据处理：TDR，差分阻抗，插入损耗，反射，S参数，Port设置
高速布线时的注意点：
1. 如图1，左图为修改前，右图为修改后。左图中，芯片引出的线是斜的，弧线的线长不够，会影响信号，需加长弧线段的长度。
图1
2. 调整阻抗：信号线下方会全面铺铜，当信号线之间有电容等器件相连，会增加信号线容性。为减小容性，可对器件下方的铺铜作挖腔处理，A1、A2边需与电容相切，B1、B2边可根据后仿适当对称平移。挖腔一层不够，可挖两层。如图2。
图2
3. HFSS后数据处理：TDR，差分阻抗，插入损耗，反射，S参数，Port设置
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【昵称】吴某某 【你最深刻的感悟与收获】 1、想写作又不知道写什么，不用想太多，拿起笔从自然写作开始就好 ...
HFSS+ADS DDR仿真较为复杂，以下只是过程示例，详细可以私下交流学习，让天下没有难做的硬件~~ ANASY...
本文标题：Cadence + HFSS 学习笔记（8.31）
本文链接：https://www.haomeiwen.com/subject/gcwrwftx.html
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