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2. 关于倍频、分频、PLL、VCO、晶振

2. 关于倍频、分频、PLL、VCO、晶振

作者: 郑行_aover | 来源:发表于2021-08-02 19:37 被阅读0次

    1. 首先抛出问题:PLL可以输出一个几倍或几十倍参考时钟的时钟,这是怎么做到的呢?

    首先看一下原理图:

    PLL-VCO电路工作原理

    2. 原理:

    2.1  PLL里面的VCO在电压控制下可以输出一定范围内的各种各样频率的时钟。

    2.2 但是输出的时钟不稳定,数值和精度可能存在问题。

    2.3. 为了解决精度和稳定的问题,将输出的时钟(分频后)和参考时钟进行比较

    2.4. 通过负反馈处理,不断调整,得到(倍频后)稳定的高精度时钟。

    参考时钟只是跟输出频率进行比较,倍频和其没有直接关系,精度和稳定度才和其有关系。

    3. 例子说明:

           输入4MHZ基准频率倍频到40M,并不是说把4M×10倍后输出,而是这样的:输入4M后,锁相环会产生一个大致的频率比如35M,经过分频后35M÷10倍=3.5M,显然3.5比4M要小,说明了这个频率太低,那么提高频率,38M,除以10后3.8仍然比4小,继续提升,当然这是很快的过程。一段时间后,提升到4M,发现这时已经与基准输入相等了,那么说明10倍分频之前确实是40M,

           那么就可以把这个40MHZ信号就可以放心大胆的使用了。40M分频只是成4M只是为了与基准的4M相比较,不足则提升频率。         

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