背景
现代物理设计通常分为五个主要步骤：
- 布图规划FloorPlan
- 布局Placement
- 时钟树综合CTS
- 布线Route
- 设计优化
布局Placement和布线Routing
超大规模集成电路（VLSI）物理设计（Physical Design）是指将电路网表 （Netlist）（逻辑和连接关系）转换为几何表示（标准单元和金属线）的综合步骤。产生的几何表示，也称为版图（Layout），用于设计掩膜（Mask），然后制造芯片。
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Placement布局问题概述：布局目标是在所有器件没有重叠前提下，放置好各模块、单元在合适的芯片位置上，并使版图面积尽可能小，连线长度短，并考虑延迟，可布线性，功耗问题等。解析式方法包括三个阶段：全局布局 （Global Placement，GP）、合法化（Legalization，LG）和详细布局（Detailed Placement，DP）。
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Route布线问题概述：定义了在芯片布局上传输电信号的连线的精确路径，以互连所有单元电路对应的引脚。通常布线分为两个步骤来减少布线的复杂性：全局布线和详细布线。目标是线长最小化，拥挤度最小化。
Generalizable Cross-Graph Embedding for GNN-based Congestion Prediction
为拥塞预测设计的基于GNN的可泛化跨图表征，提出了一种node embedding方法
当前，随着制程节点越变越小，设计早期的准确预测模型可以显著缩短设计周期。尤其在逻辑综合过程中，预测不正确的逻辑组合导致的单元拥塞可以减少后续物理实现的负担。
图神经网络 (GNN) 技术被用来尝试解决逻辑综合阶段的拥塞预测问题。然而，由于 GNN 的核心思想是建立在消息传递机制上的，因此它需要信息丰富的单元特征来实现合理的性能，这在早期的逻辑合成阶段是不实际的。
为克服这个限制，我们提出了一个框架，可以直接学习点在整个给定网表中的嵌入向量，以提高节点特征的质量。流行的基于随机游走的嵌入方法（例如 Node2vec、LINE 和 DeepWalk）存在跨图对齐、对新网表图的泛化能力差的问题，因而性能较差且速度慢。
在我们的框架中，我们引入了一种更好的替代方法来获得节点嵌入，该节点嵌入使用矩阵分解，在不同的网表图上有泛化能力。
我们提出了一种有效的在子图级别小批量训练方法，可以并行训练并满足大规模网表的内存限制。
我们利用开源 EDA 工具（例如 DREAMPLACE 和 OPENROAD 框架）在各种公开可用的电路上呈现了结果。
通过将网表的embedding与 GNN 相结合，我们的方法提高了预测性能，可推广到新的电路，并且训练效率很高，有节省超过 90% 的运行时间的潜力。
Doomed Run Prediction in Physical Design by Exploiting Sequential Flow and Graph Learning
抽象为图分类问题，带时序的一组图。
现代设计越来越依赖物理设计 (PD) 工具来获得摩尔定律中全部的制程进步优势。设计人员经常并行运行不同工具配置下的PD 来对功耗、性能和区域 (Power Performance Area，PPA) 探索。对于面临严格的上市时间限制和有限计算资源的芯片设计人员来说，高效探索 PPA 至关重要。
因此，能在 PD 流程早期阶段准确预测“注定失败的运行”，（即，无法满足PPA目标的运行）的框架可以通过提前终止此类运行来显著提高生产力。
可以利用多个 QoR 指标对PD 运行进行分类。在本文中，我们特别关注时序方面，我们的目标是通过预测早期 PD 阶段的布线后总负松弛 (post-route total negative slack，TNS) 值来识别无法实现流程结束（end-of-flow）时序结果的 PD 运行。
为此，我们开发了一个端到端机器学习框架，该框架通过将 PD 执行建模为顺序流来实现TNS 预测。具体地，我们的框架利用图神经网络 (GNN) 对从PD各阶段提取的网表图进行编码，并利用长短期记忆 (LSTM) 网络基于 GNN 编码的特征执行序列建模。七组工业设计数据（训练:测试 = 5:2）上的实验结果表明，我们的框架对用于验证的两组设计能在早期设计阶段（例如布局、时钟树综合CTS）以 5.2% 归一化均方根误差 (NRMSE) 的高保真度预测布线后 TNS 值。
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