verilog语言使用

rtl级建模和组合逻辑级区别：rtl级包含rst和clk信号 

变量类型

wire 连线 

reg 寄存器

实际使用区别不大

1.always @(posedgeCLK or negedge RSTn)// 当 CLK 和 RSTn 变化的时候 2.always @(*) // 什么时候都变化, 亦即默认为组合逻辑 3.always @(A) // 当 A 变化的时候