以下内容是某个项目上高速收发器的配置，专用的。
仅用了底层的8B10B编码，没有使用其他顶层协议（如Aurora，SRIO），如图2所示。
收发都是8B10B编码，FPGA端位宽16bit，内部位宽20bit，如图3所示。
Comma=”K28.5”，对齐”Any Byte Boundary”，Rx均衡使用的是DFE模式，如图4所示，未使用“PCIe，SATA，PRBS”。
使用1个时钟校准序列，该校准序列包含2字节，每个字节都是K23.7码，如图5所示。
图1. 让IP核中包含所需的QPLL，时钟，复位等资源
图2. 选择线速率，参考时钟和收发通道
图3. 8B10B编码，FPGA 端位宽 16bit，GTX 内部 20bit
图4. 字节对齐标志的设置K28.5
图5. 使用时钟校准，序列长度2字节，用K23.7码
图6. 5Gbps时UserCLk=250MHz，3.125B时156.25MHz，2.5Bbps时125MHz
正文结束。
参考内容
Xilinx官方文档：UG476 "& Series FPGAs GTX/GTH Transceivers"
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