【Verilog语言】Verilog语法基础

Verilog是一个名词，那么对名词首先得知道What是什么问题？那

Verilog是什么呢？

Verilog是一门语言。Verilog全称叫做Verilog HDL(Hardware Description Language)，是一种硬件描述语言。

既然，Verilog是一门语言，那么语言我们知道是拿来交流用的，C语言是人跟机器打交道的语言。那

Verilog有什么用呢？

Verilog是一门语言，用来跟FPGA这种机器打交道的语言，是用来对数字逻辑电路进行建模的语言。

Verilog怎么学呢？

我们会学汉语，会学English。Verilog也是一门语言。那么我们可以用同样的方法去学习。

其实说到学习，其实就是两种学两种玩意【理论·模型·思维·方法·技巧】+【案例·问题·现象】。

而语言的【理论·模型·思维·方法·技巧】自然就是语法。语言的【案例·问题·现象】就是多跟人对话，对于Verilog就是多跟FPGA对话。

那么具体怎么学呢？

• 第一步：找一个Verilog语法大全。

• 第二步：学习最常用的语法。
• 第三步：【模仿】优秀的案例。
• 第四步：一边实战一边按照规范化建立自己的库。
• 第五步：做项目，重复第三步和第四步。