微机原理与接口技术第6章存储器

作者: Jorunk | 来源:发表于2019-07-06 11:38 被阅读0次

存储层次结构

6.1 半导体存储器的分类

6.1.1 RAM的种类

1.双极性RAM的特点

（1）存取速度高
（2）以晶体管的触发器（F-F——Flip-Flop），作为基本存储电路，故管子较多
（3）集成度较低（与MOS相比）
（4）功耗大
（5）成本高

2.MOS RAM

用MOS器件构成ROM，又可分为静态RAM（有时用SRAM表示）和动态（Dynamic）RAM（有时用DRAM表示）两种

（1）静态RAM的特点
①6管构成的触发器作为基本存储电路
②集成度高于双极性，但低于动态RAM
③不需要刷新，故可省去刷新电路
④功耗比双极性的低，但比动态RAM高
⑤易用于电池作为后备电源（RAM的一个重大问题是当电源去掉后，RAM中的信息就会丢失。为了解决这个问题，就要求当交流电源掉电时，能自动地转换到一个用电池供电的低电压后备单元，以保持RAM中的信息）
⑥存取速度较动态RAM快

（2）动态RAM的特点
①基本存储电路用单管线路组成（靠电容存储电荷）
②集成度高
③比静态RAM的功耗更低
④价格比静态便宜
⑤因动态存储靠电容来存储信息，由于总是存在着泄漏电流，故需要定时刷新。典型的是要求每隔1ms刷新一遍

6.1.2 ROM的种类

1. 掩盖ROM

2. 可编程序的只读存储器PROM（Programmable ROM）

3. 可擦去的可编程只读存储器ERROM（Erasable PROM）

6.2 读写存储器RAM

6.2.1 基本存储电路

1. 六管静态存储电路

2.单管存储电路

6.2.2 RAM的结构

1.存储提

典型的RAM示意图

2.外围电路

（1）地址译码器
（2）I/O电路
（3）片选控制端CS（Chip Select）
（4）集电极开路或三态输出缓冲器

3. 地址译码的方式

（1）单译码结构

（2）双译码结构

4.一个实际的静态RAM的例子

2114的结构方框图

6.2.3 RAM与CPU的连接

地址线的连接
数据线的连接
控制线的连接
在连接中要考虑的问题有以下几个方面。
（1）CPU总线的负载能力
（2）CPU的时序和存储器的存取速度之间的配合问题
（3）存储器的地址分配和选片问题
（4）控制信号的连接
若用Intel 2114 1KB x 4位的片子，构成一个2KB RAM系统，其连接如图
每一片为1024 $\times$ 4位，故2KB RAM共需四片。每片有10条地址线，直接连接至CPU的地址线总线的 $A_0$ ~ $A_9$ ，可寻址1K。系统总共为2KB RAM，则可看成是两组。
利用片选信号来区分这不同的两组， $A_10$ ~ $A_15$ 经译码后产生64条选择线以控制64个不同的组（每组是1KB）。现在RAM是2KB，故只需要两条选择线。
如用地址最毒的两条，即用000000 和 000001.则此两组存储器的地址分配为：

第一组	$A_15$ ~ $A_10$	$A_9$ ~ $A_0$
地址最高	000000	0000000000
地址最低	000000	11111111111

即为：0000 ~ 03FFH

第二组	$A_15$ ~ $A_10$	$A_9$ ~ $A_0$
地址最高	000001	0000000000
地址最低	000001	11111111111

即为0400 ~ 07FFH

线选控制图

用 $A_10$ 这一个信号作为选片控制时，只要 $A_10$ = 0， $A_11$ ~ $A_15$ 可为任意值，都选中第一组；而只要 $A_10$ =1， $A_11$ ~ $A_15$ 可为任意值，都选中第二组

存储器的地址分类

4K RAM结构图

具有RAM和ROM的系列

6.2.4 64K位动态RAM存储器

1. Intel 2164A的结构

内部结构

2.读周期

Intel 2164A读周期的波形

3.写周期

Intel 2164A写周期的波形

4.读—修改—写周期

2164A的读—修改—写周期

5.刷新周期

唯 $\overline{RAS}$ 有效刷新方式

6.数据输出操作

Intel 2164A的输出状态

6.3 现代RAM

6.3.1 内存条的构成

（1）内存芯片
（2）桥路电阻
（3）电容
（4）EEPROM

6.3.2 扩展数据输出动态随机访问存储器EDO DRAM

EDO DRAM与传统的快速页面模式的动态随机访问存储器FPM DRAM（如Intel 2164）并没有本质区别，其内部结构和各种功能操作也与FPM DRAM基本相同
主要区别是：当选择随机的列地址时，如果保持相同的行地址，那么，用于行地址的建立和保持时间以及行列地址的复合时间就可以不再需要，能够被访问的最大列数则取决于 $t_RAS$ （即 $\overline{RAS}$ 为低）的最长时间
EDO DRAM读操作周期时序