1.EMAC模块调试成功时间45天，期间最终是因为FPGA的时序问题[1]以及TXC和RXC管脚[2]弄反了导致的。由于使用FPGA在两个设备DSP，PHY之间实现互联，其中需要考虑双向I/O线的时序，但是实际上MDIO的时序是确定的，即这个双向的数据线的时序是确定的，则不用考虑FPGA怎么确定什么时候是输入什么时候是输出了；其次，由于观察的时候时钟一直出错，本来应该是输入到PHY的始终是有的，但是观察到的是PHY到EMAC的时钟却是一直存在，后来发现是给的芯片原理图PDF上的引脚给反了。
2.DSP硬件驱动开发成功时间15天，不包括DDR2和EMIF的返工时间。总共时间25天左右。其中EDMA驱动是用的ASB封装的library；GPIO，SRIO，PLLC，DMA，都是参照CSL设计的；EMAC是参照NDK设计；DDR2和EMIF原先都是参照CSL，但是后来发现各种参数与实际的平台有隔阂，最后调试慢慢修正，SRIO也有返工的经历，但是拖延时间不长。关于DSP的驱动，比如说DDR的驱动，在硬件上面可以挂很多块DDR2，但是128M的DDR，我挂了两块64M的还是4块32M的，DSP本身不知道，如果不写好驱动的话，会导致地址线错乱，比如地址0xE0000000和0xE2000000上面的内容会被复写，这也是调试过程中发现的。还有读写速度，等待周期，PAGESIZE和IBANK，都是配置的重要寄存器。基本的设计思路都是先照着CSL的一套思路做，然后参照数据手册，改变寄存器设置，有时还需要增加寄存器设置。
3.收发两端SHB连接收发视频调试成功时间7天，采用老机制。
4.基带算法调试成功时间30天，包括各个模块独立调试成功。期间Turbo模块调试时间最长，为15天，最后分到两块DSP上实现无误。包括发端DMRS映射，Turbo编码，交织，数字调制，子载波映射，预编码，IFFT以及射频控制；收端射频控制，AGC调整，时频域同步，频偏估计与补偿，FFT，信道估计，频域均衡（FPGA），Turbo解码（FPGA）。
5.射频模块sine wave调试成功时间20天，驱动程序的编写，AGC调整，期间出现里面含有尖刺点，等等，后用滤波器滤掉。射频驱动代码包括AGC一共800行。
6.基带算法整合15天，多加入一块SMT362，使用SHB连接，收发端使用射频的发送接收控制机制，使用测试数据通过。
7.射频上共轭问题解决40天，期间以为是频偏的问题，或者是基带的问题，最后得出结果是接收到的信号在时域在与发射端相比取了共轭，在时域补偿就完成。原因是我们没有对射频的特性做详细的了解和研究，把数据拿到MATLAB里面作分析，时域上的信号质量很好，但是频域上的信干噪比很差，甚至是负值，肯定是频域的哪里出了问题，原来一直以为是频偏，载频偏上找问题，计算频偏，但是频偏一直很小，不会导致这种现象，只有刚好差了整数个子载波才会导致。后来偶然发现好像正频率与负频率部分与发射端相比颠倒了，刚好差了一个子载波，原来是接收到的信号在时域在与发射端相比取了共轭（那个苦啊）。
8.频偏补偿解决时间10天，频偏算法问题，理论可行但实际不可行，采用综合统计平均补偿的办法解决。理论上计算出的频偏应该和上次计算的叠加再次补偿当前的频偏，但是多次试验不可行，总是来不及补偿。频偏算法：
9.发送端EMAC问题，前前后后加起来解决时间15天，之前的测试时间也不对，是机制问题，采用新机制情况下加上发送端发送空包解决。
总计时间：2.20(第一次会议记录时间)---7.25下午14:28(完成的确切时间)
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