Verilog中的nets与register变量

作者: 逍遥公子xj | 来源:发表于2018-05-16 00:51 被阅读0次

1．nets变量

nets型变量指输出始终根据输入的变化而更新其值的变量，

它一般指的是硬件电路中的各种物理连接。Verilog HDL中提

供了多种nets型变量，典型为wire类型，默认的变量类型为wire。

2. register型变量

register型变量对应的是具有状态保持作用的电路元件，如触发器、

寄存器等。register型变量与nets型变量的根本区别在于：reegister型

变量需要被明确地赋值，并且在被重新赋值前一直保持原值。在设计

中必须将寄存器型变量放在过程块语句(如initial, always)中，通过过

程赋值语句赋值。另外，在always，initial等过程块内被赋值的每一个

信号都必须定义成寄存器型。register类型代表类型为reg。

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