添加约束文件，是将FPGA的引脚和相应的电平信息添加到工程中去。 生产bit文件，是为了在线调试。 点击PROJE...[作者空间]
Verilog的代码编写完成了，代码是否正确，需要经过仿真的验证。 打开FreDivDou的工程， 点击Sourc...[作者空间]
FPGA的倍频用代码来实现比较复杂，简单的方法就是使用PLL核。 PLL全称是Phase Locked Loop，...[作者空间]
要开始编写verilog代码了，以常用的分频为例，编写一个简单的代码。 FPGA设计中，分频分为偶数分频和奇数分频...[作者空间]
打开上篇文章中创建的工程， 点击Source中的“+”， 点击Next， 点击Create File， 在File...[作者空间]
本例中，所用开发板的FPGA为XC7K325TFFG900-2，使用语言为Verilog，使用的vivado版...[作者空间]
假设此时已经在Vivado上完成了逻辑的综合、实现，并生成了编程文件.bit。 下一步要导出硬件说明文件到sdk，...[作者空间]
