本例中,所用开发板的FPGA为XC7K325TFFG900-2,使用语言为Verilog,使用的vivado版本为
vivado 2019.2,输入时钟50MHz。
打开vivado 2019.2,

点击Quick Start中的Create Project,

点击Next,

在Project name中填写工程名称,在Project location中填写工程目录,点击Next,

勾选Do not specify sources at this time(也可以不勾选),点击Next,

选择所用FPGA器件所属的分类、封装、速度,在Part中选择所用的器件,点击Next,

工程创建完毕!
网友评论