带嵌入式处理器的 FPGA

在 FPGA 内部，有着“软内核”与“硬内核”之分。比如若利用 FPGA 的可编程性在芯片内部构造实现了一个计数器逻辑，那么在构造计数器逻辑过程中使用到的功能便可以被称为―软功能，又称之为软内核。而如果某个功能若是直接利用芯片实现的，则是利用了芯片内部的―硬功能，一般又称之为硬内核。软内核与硬内核之间优势互补，软内核的优势在于可以在利用芯片资源的基础上利用编程设计让其完成需要实现的任何功能（注意是数字功能，不包括模拟功能）。而硬内核由于是实现固定功能的器件，因此其优势在于资源利用率高且功耗较低，占用硅片的面积也较小，并具有较高的性能。而两者最重要的区别在于：与软内核相比硬内核可用于实现模拟功能，例如锁相环的倍频功能，这个功能需要在模拟电路下实现，所以这一部分是在 FPGA 内部用硬件来实现的。

在上文中提到“软内核”与“硬内核”的概念，而利用 FPGA 的可编程构造实现的事情之一即为使用其中的一部分数字逻辑资源制作一个或多个软处理器内核，当然，也可以实现不同规模的处理器。举例来说，可以创建一个或多个 8 位的处理器加上一个或多个 16 位或 32 位的软处理器，而所有处理器都在同一器件中。而如果 FPGA 供应商希望提供一个占用较少硅片面积、消耗较低功率但性能更高的处理器，解决方案是将其实现为硬内核。如果需要高速、高性能的处理器，并且需要实现逻辑编程时，传统的方法是在电路板上放置处理器(如 ARM、DSP 等)和 FPGA，ARM 或者 DSP 工程师实现软件部分，FPGA 工程师实现可编程逻辑部分，两者协同合作。现在最新的方案是使用 ZYNQ 一个芯片以更低的功耗、更高的速度实现以上功能。在 2010 年 4 月硅谷举行的嵌入式系统大会上，赛灵思发布了可扩展处理平台的架构详情，这款基于无处不在的 ARM 处理器的 SoC 可满足复杂嵌入式系统的高性能、低功耗和多核处理能力要求。赛灵思可扩展处理平台芯片硬件的核心本质就是将通用基础双 ARM Cortex-A9 MP Core 处理器系统作为“主系统”，结合低功耗 28nm 工艺技术，以实现高度的灵活性、强大的配置功能和高性能。由于该新型器件的可编程逻辑部分基于赛灵思 28nm 7 系列 FPGA，因此该系列产品的名称中添加了“7000”，以保持与 7 系列 FPGA 的一致性，同时也方便日后本系列新产品的命名。考虑下面所示这个例子：

这个芯片完全以硬内核方式实现的双路 ARM Cortex-A9 微控制器子系统（运行时钟高达 1GHz，包含浮点引擎，片上缓存，计数器，定时器等）以及种类广泛的硬内核接口功能（SPI，I2C，CAN等），还有一个硬内核的动态内存控制器，所有这些组件都利用大量传统的可编程构造和大量的通用输入输出（GPIO）引脚进行了性能增强。如果是 ZYNQ 单芯片方案，是不是意味着只需要软件工程师或者 FPGA 工程师独立工作就可以了呢？目前所了解的情况是：FPGA 工程师负责搭建周边电路，如 ARM 的接口、时钟配置等，还负责可编程逻辑部分的开发。而软件部分仍然还是软件工程师负责。其主要原因在于 FPGA 逻辑开发和软件开发都是专业性比较强的技能，非常少的工程师能同时掌握这两个技能。当然，这里说的掌握性能，是专业性的、能应用到企业项目的技能，只是接触一下的不算。

 数据存储以及配置 数据存储以及配置方式方式

在 FPGA 内部存在着存储单元片内 RAM 块，数据是存放在 RAM 中并由其来设置工作状态的，若想要 FPGA 进行工作，就需要对片内 RAM 进行编程。而如果外部有大量数据交互时，就要通过增加外设来对数据进行暂时性的存储，如 SDRAM 存储器或者DDR3 存储器，暂存在外设中的数据最终也是要通过 FPGA 内部的 RAM 进行存储与处理。当在 EDA 工具上将程序设计完成之后，便需要将软件上的程序烧录进 FPGA 内部。通过不同的配置模式，FPGA 便会有不同的编程方式。以下为常用的几种配置模式：

1、并行模式：通过并行 PROM、Flash 配置 FPGA；

2、主从模式：使用一片 PROM 配置多片 FPGA；

3、串行模式：串行 PROM 配置 FPGA；

4、外设模式：将 FPGA 作为微处理器的外设，由微处理器对其编程。

目前，主流的 FPGA 都是基于 SRAM 工艺的，在大部分的 FPGA 开发板上，使用的都是串行配置模式。由于 SRAM 掉电就会丢失内部数据，因此往往都会外接一个能够掉电保存数据的片外存储器以保存程序。这样一来，上电时 FPGA 便将外部存储器中的数据读入片内 RAM 以完成配置，对 FPGA 编程完成后便进入工作状态；掉电后 FPGA 内部 SRAM 中存储的数据丢失，逻辑清零。以这种方式配置 FPGA 不仅能反复使用，还无需重复的手动配置。完成一次主动配置之后每次上电便会自动的实现 FPGA 的内部编程。

FPGA 开发流程

FPGA 的设计流程就是利用 EDA 开发软件和编程工具对 FPGA 芯片进行开发的过程。原理图和HDL(Hardware description language，硬件描述语言)是两种最常用的数字硬件电路描述方法。其中，运用 HDL 设计方法具有更好的移植性、通用性以及利于模块划分的特点，在工作学习中被广泛使用。典型 FPGA 的开发流程一般如下图所示，其包括功能定义/器件选型、设计输入、功能仿真、综合优化、综合后仿真、实现、布线后仿真、板级仿真以及芯片编程与调试等主要步骤。