CIC （Cascaded Integrated Comb filters ）指级联积分梳状滤波器。分为两种分别是内插和抽取；本文介绍抽取的实现。抽取就是间隔一定数量丢弃采样点的过程，但是对于带宽较宽的信号，直接丢弃采样点会造成混叠。为了抑制混叠，在抽取前面需要加入低通滤波器，滤波输出信号截止频率应该小于，
是原始采样率，
是抽取倍率。CIC滤波器可以同时实现滤波和抽取，而且结构简单。原始CIC的抽取放在最后一步，其实可以简化。
经过简化后结构如下：
图1 上图抽取，下图内插
图2梳状结构
图3积分器
是differential delay，可以是任何正整数，但一般取1或2。
是抽取倍率。定义级联数为
，代表comb级联数或积分级联数，它们是对称的，图1中
。系统函数下图：其中
D=RM
其中
时：
是归一数字频率，
,
是真实频率，
是采样率。取模后画图：
横轴0.5就是一半采样率点。上图中我们希望，但是不够平坦，下降严重，所以一般会在CIC之后串入一个FIR补偿滤波器，让通带更加平坦，在上图中，最后FIR输出的截止频率一般设为0.04到0.08之间。
FPGA实现：
CIC滤波器由 延时器、加法器、减法器、抽取器构成，内部运算位宽：，其中
是输入位宽。已知
就可以确定一个CIC抽样滤波器。
时结构图：
此图中的D与上面的D无关
图中使用统一采样时钟，comb项用一个经过分频后的使能信号控制 触发器达到分频效果。
简书verilog无法高亮，CIC的verilog描述详见github
以上
仅参考备忘用途
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