quartus和modelsim之间的大坑

唉,人生何其多坑

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因为解决bug的时候没有截图,所以合并了一些忘记的,大家对号入座吧

BUG1

1. The ModelSim - Intel FPGA software comes packaged with precompiled simulation libraries. Do not compile simulation libraries if you are using the ModelSim - Intel FPGA software.

BUG2

2. Cannot launch the ModelSim software because you did not specify the path to the executables of the ModelSim software.

BUG3

3. Nativelink TCL script failed with errorInfo: Invalid user compiled directory

这是因为我们要用的是modelsim-intel,而不是modelsim.所以这个bug会在两个地方出现:

1. 错误设置编译器为modelsim,解决方法:
   导航栏/assignment/setting/EDA Tool Setting

   
   bug1_1
   

   顺道看看下面的simulation的路径有没有错误就好了

2. 错误设置引导栏/tools/launch simulation library compiler,解决方法
   第一步:不管怎样,先用modelsim的正确路径填入executable location
   第二步:一定要修改output directory 为正确合法路径(别问我为什么知道,哭)
   第三步:Start Compilation ,虽然还是会报错,但是output directory保存下来就可以了
   第四步:正常rtl simulation就可以用了.
   bug1_2

BUG4

以下为modelsim

Error: (vsim-3033) /home/heweibao/project_fpga/altera/ip/add.v(91): Instantiation of 'altmult_add' failed. The design unit was not found.

这是因为没有加库,可以在:simulate->start simulation
design选自己要仿真的,然后点libraries,选自己用过的ipcore

bug4

BUG5

Error (suppressible): (vsim-10000) /home/heweibao/project_fpga/altera/ip/add.v(154): Unresolved defparam reference to 'ALTMULT_ADD_component' in ALTMULT_ADD_component.input_aclr_a0./# Time: 0 ps Iteration: 0 Instance: /helloworld/U1 File: /home/heweibao/project_fpga/altera/ip/add.v

1. 这是个令人苦笑不得的bug...因为添加库的时候加错了,直接加的是VHDL语言的,只有后缀是****_ver的才是verilog的库.

提醒

lpm的库在220model上面...

美化

在没美化之前,我的界面是这样的:

美化前

黑色是源自我的ubuntu18的主题,而编辑器是在内部配置的:tools->option->text editor->colors

yoyo

这是改过之后的界面:

yoyo2

当然了,你也可以直接把这个text editor改成gedit啊什么乱七八糟的,我就不折腾了

想我尽早更新的方法之一