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利用Quartus的Partition功能减少FPGA编译时间

利用Quartus的Partition功能减少FPGA编译时间

作者: monokent | 来源:发表于2017-11-09 13:38 被阅读0次

版权归作者monokent所有,转载请注明出处

此文章选自本人2015年5月邮件内容

一个简单的可有效减少Quartus编译时间的方法。
此方法可以:
1)大幅度减少编译时间(我的程序从42分钟减少到25分钟,减少40%)
2)可以锁死不需要改动的模块,保证时序性能不变

但是前提是:每次编译时大部分模块是不变动的,只是修改部分模块(这样不变动的模块保留上次编译结果,才能节省时间)

具体方法:
1)先全编译一遍程序,确认编译结果正确
2)打开Quartus的Design Partitions Window (Menu-->Assignments)
3)划分程序各个模块为若干Partition,例如调制、上变频、下变频、时钟载波、均衡、译码6个Partitions
4)将6个Partitions的Netlist Type设置为Post-fit。这样,再次编译时,这6个模块都会保持上一次的布局布线,并减少编译时间
5)如果再次编译前修改了某个模块,比如调制模块,那么把调制模块的Netlist Type 设置改为Source File,那么该模块编译时重新布局布线

备注:

  • Partitions的划分和接口设计也是有讲究的,这个以后有机会再分享

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