systemverilog assertion 断言和覆盖率

作者: Poisson_Lee | 来源:发表于2019-06-23 10:23 被阅读0次

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Screenshot 2019-06-22 at 3.19.48 PM.png

Screenshot 2019-06-23 at 10.22.28 AM.png

可以写在interface里

assert_rst: assert property (disable iff(!check_en))
  @(posedge clk) ($rose(rst) |=> rst[*4])
else
  $error("rst error because it asserted less than 5 clk cycles!");

property no_xz_when_vld();
  @(posedge clk) ~rst & vld |-> !$isunknown(data);
endproperty
check_x_and_z: assert property(no_xz_when_vld);

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可以写在interface里
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