7.1 寄存器模型简介

（1）FRONTDOOR：通过模拟cpu在总线上发出读指令，进行读写操作。在这个过程中，仿真时间是一直往前走的。

         BACKDOOR：不通过总线进行读写操作，而是直接通过层次化的引用来改变寄存器的值。

（2）uvm_reg_field：寄存器模型的最小单位。

         uvm_reg：比uvm_reg_field高一个级别。一个寄存器至少包含一个uvm_reg_field。

         uvm_reg_block：一个比较大的单位，在其中可以加入很多的uvm_reg，也可以加入其他的uvm_reg_block。一个寄存器模型至少包含一个uvm_reg_block。

         uvm_reg_map：存储寄存器的地址。

7.2 简单的寄存器模型

（1）从uvm_reg派生一个invert类

class reg_invert extends uvm_reg;

        rand uvm_reg_field reg_data;

        virtual function void build();

                reg_data = uvm_reg_field::type_id::create("reg_data");

                reg_data.configure(this, 1, 0, "RW", 1, 0, 1, 1, 0);

        endfunction

        `uvm_object_utils(reg_invert)

        function new(input string name="reg_invert");

                super.new(name, 16, UVM_NO_COVERAGE);

        endfunction

endclass

每一个派生自uvm_reg的类都有一个build，它不会自动执行，需要手动调用，所有的uvm_reg_field都在这里实例化，实例化后，要调用data.configure函数来配置这个字段。

（2）定义好寄存器后，要在一个由reg_block派生的类中将其实例化

class reg_model extends uvm_reg_block;

        rand reg_invert invert;

        virtual function void build();

                default_map = create_map("default_map", 0, 2, UVM_BIG_ENDIAN, 0);

                invert = reg_invert::type_id::create("invert", , get_full_name());

                invert.configure(this, null, "");

                invert.build();

                default_map.add_reg(invert, 'h9, "RW");

        endfunction

        `uvm_object_utils(reg_model)

        function new(input string name="reg_model");

                super.new(name, UVM_NO_COVERAGE);

        endfunction

endclass

每一个由uvm_reg_block派生的类也要定义一个build函数。一般在此函数中实现所有寄存器的实例化。

系统已经有一个声明好的default_map，只需要在build中将其实例化，这个过程通过调用uvm_reg_block的create_map来实现。

实例化invert后调用invert.configure函数，这个函数的主要功能是指定寄存器进行后门访问操作时的路径。

最后一步是将此寄存器加入default_map中。